計(jì)算機(jī)研究生院校排名知乎 如何評(píng)價(jià)同濟(jì)大學(xué)計(jì)算機(jī)系推 知乎

一般還是比較嚴(yán)的。
浙江大學(xué)（Zhejiang University），簡(jiǎn)稱“浙大”，坐落于“人間天堂”杭州。前身是1897年創(chuàng)建的求是書院，是中國人自己最早創(chuàng)辦的現(xiàn)代高等學(xué)府之一。1928年更名為國立浙江大學(xué)。中華民國時(shí)期，浙江大學(xué)在竺可楨老校長的帶領(lǐng)下，崛起為民國最高學(xué)府之一，被英國學(xué)者李約瑟譽(yù)為“東方劍橋”，迎來了浙大百年歷史當(dāng)中最輝煌的時(shí)期。竺可楨老校長也因其歷史貢獻(xiàn)，成為了浙大校史中最偉大的人，并為浙大確立了“求是”校訓(xùn)和文言文《浙江大學(xué)校歌》。
浙江大學(xué)直屬于中華人民共和國教育部，是中國首批7所“211工程”、首批9所“985工程”重點(diǎn)建設(shè)的全國重點(diǎn)大學(xué)之一，是九校聯(lián)盟、中國大學(xué)校長聯(lián)誼會(huì)、世界大學(xué)聯(lián)盟、環(huán)太平洋大學(xué)聯(lián)盟的成員，是教育部“卓越醫(yī)生教育培養(yǎng)計(jì)劃”、“卓越農(nóng)林人才教育培養(yǎng)計(jì)劃”改革試點(diǎn)高校，是中國著名頂尖學(xué)府之一，也是中國“學(xué)科最齊全”、“學(xué)生創(chuàng)業(yè)率最高”的大學(xué)。

我有回答過這個(gè)類似的問題，還是建議報(bào)讀計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)。這個(gè)專業(yè)知識(shí)比較專業(yè)，也應(yīng)用比較廣。現(xiàn)在各行各業(yè)都涉及計(jì)算機(jī)，以后就業(yè)不難！這個(gè)專業(yè)主要往兩個(gè)方向走，一個(gè)是軟件工程方面，就是做后臺(tái)技術(shù)開發(fā)，一個(gè)是應(yīng)用，就是硬件。當(dāng)然，這個(gè)也可以報(bào)考公務(wù)員，需求比較大！我也是讀的這個(gè)專業(yè)。

計(jì)算機(jī)是有在職研究生的，計(jì)算機(jī)在職研究生可以報(bào)考同等學(xué)力申碩和一月聯(lián)考。

同等學(xué)力申碩是先學(xué)習(xí)后考試，參加課程學(xué)習(xí)后參加同等學(xué)力申碩考試，每年3月份報(bào)名，5月份考試，考試通過后進(jìn)行論文答辯，最后獲得碩士學(xué)位證書。

一月聯(lián)考的工程碩士專業(yè)包括計(jì)算機(jī)，學(xué)員可以選擇該專業(yè)報(bào)考。

一月聯(lián)考跟同等學(xué)力申碩相反，是先考試后學(xué)習(xí)，考試與全日制研究生一樣，每年10月份報(bào)名，12月底考試，有初試和復(fù)試，考試都通過，就能參加學(xué)習(xí)，最后畢業(yè)通過審核，論文答辯最后獲得碩士學(xué)位證書和研究生學(xué)歷證書。

所以，計(jì)算機(jī)專業(yè)是有在職研究生 / ，還有兩種報(bào)考方式，學(xué)員可以選擇自己想要報(bào)考的方式報(bào)考。

作者：王天祺

來源：知乎

如何評(píng)價(jià)同濟(jì)大學(xué)計(jì)組教學(xué)組的教學(xué)態(tài)度？

CS的同志們學(xué)習(xí)一下FPGA其實(shí)挺有幫助的，可以幫助理解底層硬件。著名課程CSAPP里面都有專門一章講了如何硬件搭一個(gè)CPU。

CS的同志們對(duì)于FPGA的抵觸也是可以理解的，畢竟RTL級(jí)的設(shè)計(jì)思想跟列位寫軟件時(shí)的那套分支、跳轉(zhuǎn)、循環(huán)的思路有本質(zhì)的區(qū)別，更坑的是Verilog長得還挺像C語言，帶了實(shí)驗(yàn)室這幾屆師弟，感覺好多新人入坑時(shí)都被坑的挺慘的。大家都花了好大力氣才把思路從軟件那邊扭到了硬件。

我一直覺得就是大家原先的軟件思維造成了入坑FPGA時(shí)的不適。為此，當(dāng)年我還做了一個(gè)實(shí)驗(yàn)，我姥爺做了一輩子*交換機(jī)，從模擬時(shí)代和分立器件時(shí)代一路走來，但是從來沒接觸過FPGA，沒接觸過軟件，沒用過電腦。我發(fā)現(xiàn)教他Verilog和FPGA的時(shí)候就很容易（快九十歲的人，接受起來比實(shí)驗(yàn)室的小朋友都快），他表示Verilog跟畫電路圖是一樣的嘛，不過就是用文字表述的電路圖而已；FPGA這東西也就是塊萬用板，照著設(shè)計(jì)連線就好了。

所以后來再教小朋友學(xué)FPGA的時(shí)候，我都推薦他們先去把數(shù)字電路書的組合、時(shí)序和存儲(chǔ)器三章看明白，而不是?i本語法書讓他們啃，感覺大家接受度會(huì)好很多。

FPGA的實(shí)驗(yàn)其實(shí)被廣大CS眾抵觸，一條最重要的原因還是在于綜合實(shí)現(xiàn)太慢，debug效率低。大點(diǎn)兒的設(shè)計(jì)改根信號(hào)重跑一遍就倆小時(shí)過去了。。。然后發(fā)現(xiàn)改錯(cuò)了，然后又得搭上倆小時(shí)。（比如當(dāng)你發(fā)現(xiàn)我開始在知乎上無聊地答題，就證明我在等綜合）。哪里比得上寫軟件時(shí)秒編譯的爽快。debug時(shí)對(duì)著滿屏波形圖看得眼睛疼，哪比得上軟件打log看著清爽直觀。以上這些就真的沒辦法了，目前EDA技術(shù)也就只能做到這個(gè)程度了。讓CS的同學(xué)們體驗(yàn)一下EE的痛苦，就當(dāng)體驗(yàn)生活了吧。綜合、布局布線這類問題也算CS領(lǐng)域的經(jīng)典課題，還望列位CS的同學(xué)在互聯(lián)網(wǎng)浪潮之巔沖浪之余也能有人推進(jìn)下EDA技術(shù)的發(fā)展，解救EE的同學(xué)們于水火。